Data Over Cable Service Interface Specification (DOCSIS) ist ein internationaler Datenübertragungsstandard für klassische TV-Kabelnetzwerke. Er wird weltweit bei vielen Kabelnetzbetreibern eingesetzt, um schnelle Internetverbindungen über hybride Glasfaser und Koaxialleitungen zu realisieren. Die Creonic DOCSIS 3.1 LDPC Decoder bieten die gesamte Fehlerkorrekturfunktionalität für den Downstream (DS), d.h. PLC Decoder, NCP Decoder, und Datenpfad Decoder.
Anwendungen
  • TV-Kabelnetze
  • Kabelgebundene Übertragung mit hohen Anforderungen an die Fehlerkorrektur
 
Vom PLC Decoder IP-Core unterstützte Features
  • Soft-Decision Demapper, Derandomizer, Deinterleaver, Depuncturer und LDPC Decoder sind enthalten.
  • Unterstützung für 4k und 8k FFT Größen
  • Unterstützung für 16-QAM Modulation
 
Vom NCP Decoder IP-Core unterstützte Features
  • Soft-Decision Demapper, Derandomizer, Deinterleaver, Depuncturer, Deshortener und LDPC Decoder sind enthalten.
  • Unterstützung für 4k und 8k FFT Größen
  • Unterstützung für QPSK, 16-QAM und 64-QAM Modulationen
  • Generiert Derandomization Daten für den Downstream-Datenpfad
 
Vom Data Decoder IP-Cores unterstützte Features des Standards
  • Zero-bit insertion, Parity Deinterleaver, LDPC Decoder, Shortener und BCH Decoder sind enthalten.
  • Unterstützung für alle Blockgrößen inkl. Shortening (3 bis 1779 Bytes)
  • Datenrate von mehr als 2,3 Gbit/s
 
Ihr Nutzen
  • Low-power sowie low-complexity Designs.
  • Frame-to-frame on-the-fly Konfiguration.
  • Schnellere Konvergenz durch layered LDPC-Decoder Architekturen.
  • “Early stopping criterion” für iterativen LDPC-Decoder, zur Einsparung einer beachtlichen Menge Energie.
  • Konfigurierbare Anzahl an LDPC-Decoder Iterationen, um zwischen Datendurchsatz und Korrekturleistung abzuwägen.
  • Erfassung statistischer Informationen (Anzahl modifizierter Informationsbits, Anzahl von Iterationen, erfolgreiche Decodierung).
  • Verfügbar für ASIC und FPGAs (Xilinx, Altera).
  • Wir liefern VHDL Source Code oder synthetisierte Netzliste, VHDL oder SystemC Testbench und bit-genaues Matlab, C oder C++ Simulationsmodel.
 
Informationen
 
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