IEEE 802.3bj wurde als Antwort auf den rapiden Anstieg von Datentransferraten von Servern, Netzwerk und Internet entwickelt. Der Standard befriedigt die Bedüfnisse für höhere Datenraten über Backplanes und Kupferkabel für 100 Gbit/s. Der Creonic IP-Core ist die ideale Lösung für Datenraten jenseits der 10 Gbit/s auf FPGAs und Datenraten bis zu 100 Gbit/s auf aktuellen ASIC Technologien.
Anwendungen
  • 100 Gbit/s Ethernet über Backplane
  • Anwendungen mit höchsten Durchsatzanforderungen
 
Vom IP-Core unterstützte Features des Standards
  • Kompatibel mit IEEE 802.3bj, Clause 91
  • Unterstützt (528, 514) Reed-Solomon (RS) Code
  • Korrigiert bis zu sieben fehlerhafte Symbole
 
Ihr Nutzen
  • High-throughput, low-latency IP-Core.
  • Unterstützung für bis zu 100 Gbit/s.
  • Unterstützung für einen Bypass-Modus mit niedriger Latenz.
  • Messung der Symbolfehlerrate pro Lane.
  • Detektion von unkorrigierbaren Codeworten.
  • Einfache Integration durch Handshaking-Interface.
  • Kein internes RAM.
  • Verfügbar für ASIC und FPGAs (Xilinx, Altera).
  • Wir liefern VHDL/Verilog source code oder synthetisierte Netzliste, VHDL oder SystemC Testbench und bitgenaues Matlab, C oder C++ Simulationsmodell.
 
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