Der Creonic Digital Down Converter (DDC) IP-Core mischt Eingangssignale mit Zwischenfrequnz ins Basisband, indem die Eingangssamples mit Sinus/Cosinus multipliziert werden. Die Frequenz wird über einen numerical controlled oscillator (NCO) geregelt. Die ins Basisband gemischten Samples werden anschließend mit den einstellbaren Dezimationsraten von 2 bis 2048 dezimiert.
The parallele Architektur des IP-Cores erlaubt Eingangsdatenraten von bis zu 2.4 Gsps und bis zu 600 MHz Signalbandbreite. Diese Eigenschaften machen den Breitband DDC IP-Core zur idealen Lösung für Anwendungen mit extrem hohen Datenraten, wie z.B. Breitband DVB-S2X Kommunikation.
Anwendungen
Satellitenkommunikation (Digital Video Broadcasting, Interactive Services, News Gathering, Professional Services)
Kleinsatelliten (Nano, CubeSat)
Vom IP-Core unterstützte Features des Standards
Konform zu ETSI EN 302 307-1 V1.4.1 (2014-11) (DVB-S2) und ETSI EN 302 307-2 V1.1.1 (2014-10) (DVB-S2X).
Unterstützt CCM für Rundfunk, sowie ACM und VCM.
Unterstützt QPSK bis 256-APSK.
Unterstützt kurze (16200 Bits) und lange Blöcke (64800 Bits).
Unterstützt kurze (16200 Bits) und lange Blöcke (64800 Bits).
Ausgang gibt XFECFRAMEs aus für die weitere Verarbeitung durch den Creonic DVB-S2X FEC Decoder IP-Core.
Ihr Nutzen
Validiert mit DVB-S2X Modulatoren von Drittanbietern.
Der Demodulator beinhaltet Radio Interface, Decimator, Timing Recovery, Equalizer, Frame Acquisition und Carrier Recovery.
Der Demodulator beinhaltet und unterstützt Spektrum Inversion, DC offset Korrektur, I/Q Imbalance Korrektur, Decimation, grobe Frequenzschätzung, Timing Recovery, Matched Filterung, Downsampling, Frame Synchronisation, PL Descrambling, feine Frequenzkorrektur, Phasenkorrektur, automatische Verstärkungskontrolle (AGC) und PL Deframing.
Low-power und low-complexity Design.
Sehr schnelle Synchronisation durch unterschiedliche Filterkoeffizienten für Akquisition und Tracking Modi.
Hervorragende Ergänzung zum Creonic DVB-S2X LDPC/BCH Decoder.
Verfügbar für ASIC und FPGAs (Xilinx, Altera).
Wir liefern VHDL Source Code oder synthetisierte Netzliste, VHDL oder SystemC Testbench und bit-genaues Matlab, C oder C++ Simulationsmodel.
