Bei DVB-S2 (Digital Video Broadcast – Satellite 2nd Generation) handelt es sich um einen ETSI Standard der zweiten Generation für die digitale Satellitenkommunikation. Der Standard wurde bereits 2005 veröffentlicht, womit es sich dabei um den ersten DVB Standard der zweiten Generation handelt (DVB-S2/DVB-T2/DVB-C2). Aufgrund der herausragenden Fehlerkorrektur nahe der theoretischen Grenze ist DVB-S2 der de facto Standard in der Satellitenkommunikation und Applikationen darüber hinaus. Der Creonic DVB-S2 IP-Core integriert die erstklassige Fehlerkorrektur wie sie im Standard definiert ist, inklusive LDPC- und BCH-Decoder.
Anwendungen
  • Satellitenkommunikation (Digital Video Broadcasting, Interactive Services, News Gathering, Professional Services)
  • Kleinsatelliten (Nano, CubeSat)
  • Weitere Anwendungen mit allerhöchsten Ansprüchen an die Fehlerkorrektur
  • Weitere Anwendungen mit einer großen Bandbreite an Code Raten
 
Vom IP-Core unterstützte Features des Standards
  • Konform zu ETSI 302 307 V1.2.1 (2009-08) (DVB-S2).
  • Unterstützt ACM, CCM und VCM Modi.
  • Unterstützt für kurze (16200 Bits) und lange Blöcke (64800 Bits).
  • Unterstützt alle Modulationsarten (QPSK, 8-PSK, 16-APSK, 32-APSK).
  • Unterstützt alle Interleaving-Muster aller Modulationsarten.
  • Unterstützt alle im Standard definierten LDPC- und BCH-Codes.
 
Ihr Nutzen
  • Der Decoder beinhaltet Soft-Decision Demapper, Block-Deinterleaver, LDPC-Decoder, BCH-Decoder und Descrambler.
  • Der Encoder beinhaltet Scrambler, BCH-Encoder, LDPC-Decoder und Block-Interleaver.
  • Paremetrisierbarer Durchsatz zur Entwurfszeit für optimalen Ressourcenverbrauch.
  • Low-power sowie low-complexity Design.
  • Frame-to-frame on-the-fly Konfiguration.
  • Schnellere Konvergenz durch layered LDPC-Decoder Architektur.
  • “Early stopping criterion” für iterativen LDPC-decoder, zur Einsparung einer beachtlichen Menge an Energie.
  • Konfigurierbare Anzahl an LDPC-Decoder Iterationen, um zwischen Datendurchsatz und Korrekturleistung abzuwägen.
  • Erfassung statistischer Informationen (Anzahl modifizierter Informationsbits, Anzahl von Iteration, erfolgreiche Decodierung).
  • Verfügbar für ASIC und FPGAs (Xilinx, Altera).
  • Wir liefern VHDL Source Code oder synthetisierte Netzliste, VHDL oder SystemC Testbench und bit-genaues Matlab, C oder C++ Simulationsmodel.
 
Informationen
 
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